Project detail

Hardware-Aware Machine Learning: From Automated Design to Innovative and Explainable Solutions

Duration: 01.01.2024 — 31.12.2026

Funding resources

Czech Science Foundation - Standardní projekty

- part funder (2024-01-01 - 2026-12-31)

On the project

As machine learning (ML) technology penetrates embedded devices, a new class of design automation algorithms capable of generating hardware-aware implementations of ML algorithms is highly desired. In addition, a lot of effort is now invested in developing explainable ML. We hypothesize that the design time of hardware-aware implementations of ML systems showing additional properties (such as explainable behavior) can be substantially reduced if the used design automation algorithms employ suitable surrogate models for estimating the accuracy, hardware parameters, and other desired properties. In addition to developing suitable surrogate models, we will create a new method based on genetic programming for the automated design of highly-optimized ML models showing excellent trade-offs among the quality of service, hardware parameters, and explainability. The design method and ML models automatically generated by the method will be evaluated in case studies, including image classifiers, Parkinson's disease assessment, and command classifiers of brain signals.

Description in Czech
Vzhledem k tomu, že technologie strojového učení (ML) proniká do vestavěných zařízení, je žádoucí vytvořit novou třídu algoritmů pro automatizaci návrhu, která by byla schopna generovat hardwarově orientované implementace algoritmů ML. Kromě toho je dnes investováno velké úsilí do vývoje vysvětlitelného ML. Předpokládáme, že dobu návrhu hardwarových implementací ML systémů vykazujících další vlastnosti (např. vysvětlitelné chování) lze podstatně zkrátit, pokud použité algoritmy automatizace návrhu využijí vhodné náhradní modely pro odhad přesnosti, hardwarových parametrů a dalších vlastností. Kromě vývoje vhodných náhradních modelů vytvoříme novou metodu založenou na genetickém programování pro automatizovaný návrh vysoce optimalizovaných ML modelů vykazujících vynikající kompromisy mezi kvalitou výstupu, hardwarovými parametry a vysvětlitelností. Návrhová metoda a ML modely automaticky generované touto metodou budou vyhodnoceny v případových studiích zahrnujících klasifikátory obrazu, hodnocení Parkinsonovy nemoci a klasifikátory příkazů ze signálů vytvářených mozkem.

Keywords
evolutionary algorithm;approximate computing;deep neural network;machine learning;hardware accelerator;explainability;design automation;

Key words in Czech
evoluční algoritmus;aproximativní počítání;hluboká neuronová síť;strojové učení;hardwarový akcelerátor;vysvětlitelnost;automatizace návrhu;

Mark

GA24-10990S

Default language

English

People responsible

Hurta Martin, Ing. - fellow researcher
Malik Aamir Saeed, prof., Ph.D. - fellow researcher
Mrázek Vojtěch, Ing., Ph.D. - fellow researcher
Piňos Michal, Ing. - fellow researcher
Vašíček Zdeněk, doc. Ing., Ph.D. - fellow researcher
Zaheer Muhammad Asad - fellow researcher
Sekanina Lukáš, prof. Ing., Ph.D. - principal person responsible

Units

Department of Computer Systems
- beneficiary (2023-03-21 - 2026-12-31)

Results

KLHŮFEK, J.; ŠAFÁŘ, M.; MRÁZEK, V.; VAŠÍČEK, Z.; SEKANINA, L. Exploiting Quantization and Mapping Synergy in Hardware-Aware Deep Neural Network Accelerators. In 2024 27th International Symposium on Design & Diagnostics of Electronic Circuits & Systems (DDECS). Kielce: Institute of Electrical and Electronics Engineers, 2024. p. 1-6. ISBN: 979-8-3503-5934-3.
Detail

ARIF, M.; REHMAN, F.; SEKANINA, L.; MALIK, A. A comprehensive survey of evolutionary algorithms and metaheuristics in brain EEG-based applications. Journal of Neural Engineering, 2024, vol. 21, no. 5, p. 1-25. ISSN: 1741-2552.
Detail

VAŠÍČEK, Z.; MRÁZEK, V.; SEKANINA, L. Automated Verifiability-Driven Design of Approximate Circuits: Exploiting Error Analysis. In 2024 Design, Automation & Test in Europe Conference & Exhibition (DATE). Valencia: Institute of Electrical and Electronics Engineers, 2024. p. 1-6. ISBN: 979-8-3503-4859-0.
Detail