Publication detail

Jazyky Verilog a SystemVerilog a jejich užití při modelování a syntéze číslicových systémů

KOLOUCH, J.

Original Title

Jazyky Verilog a SystemVerilog a jejich užití při modelování a syntéze číslicových systémů

English Title

SystemVerilog and Verilog languages and their use for the modelling and synthesis of digital systems

Type

book

Language

Czech

Original Abstract

Syntaxe jazyků Verilog a SystemVerilog se zaměřením na syntézu modelovaných systémů. Základní poznatky o verifikaci. Příklady syntetizovatelných modelů číslicových systémů.

English abstract

The syntax of Verilog and SystemVerilog languages with a focus on the synthesis of modeled systems. Basic knowledge of verification. Examples of synthesiable models of digital systems.

Keywords

Verilog; SystemVerilog; syntéza; verifikace; číslicové systémy

Key words in English

Verilog; SystemVerilog; synthesis; verification; digital systems

Authors

KOLOUCH, J.

Released

29. 6. 2016

Publisher

VUTIUM

Location

Brno

ISBN

978-80-214-4516-1

Book

Jazyky Verilog a SystemVerilog a jejich užití při modelování a syntéze číslicových systémů

Edition number

první

Pages count

223

BibTex

@book{BUT129127,
  author="Jaromír {Kolouch}",
  title="Jazyky Verilog a SystemVerilog a jejich užití při modelování a syntéze číslicových systémů",
  year="2016",
  publisher="VUTIUM",
  address="Brno",
  edition="první",
  pages="223",
  isbn="978-80-214-4516-1"
}