Formální přístup k analýze testovatelnosti číslicových obvodů na úrovni RT

Formal approach to the Testability Analysis of RT Level Digital Circuits

dissertation

Czech

Hlavním předmětem práce je analýza testovatelnosti číslicového obvodu v rané etapě jeho návrhu. Výsledkem analýzy budiž zjištění, nakolik je navržený obvod testovatelný, návrh mechanismu jeho testování a případná doporučení na modifikace obvodu k zajištění lepší testovatelnosti. U těchto modifikací bude přihlédnuto k jejich dopadu na cenu výsledného obvodu. Analýza směřuje k co největšímu využití stávajících datových cest, vzniklých v obvodě návrhem i pro přenos diagnostických dat. Je zvolen koncept tzv. i cest, tedy datových cest, které jsou pro přenášená data transparentní, nemění je. Předmětem analýzy je datová část (datové cesty) číslicového obvodu na úrovni abstrakce odpovídající úrovni meziregistrových přenosů (Register Transfer, RT). Obvod je popsán strukturou sestávající ze vzájemně propojených bloků jako jsou např. funkční jednotky provádějící základní aritmeticko-logické operace (sčítačky, násobičky, porovnávací obvody), multiplexorů (které slouží ke směrování toku dat obvodem) a registry (slouží k uložení mezivýsledků, jsou vlastně nositeli stavu obvodu). Jedním z cílů práce je využít k optimalizaci diagnostických postupů i informaci o funkci obvodu, jež se ve struktuře RTL objevuje v podobě informací o funkci jednotlivých obvodových prvků. Využitím těchto informací lze nalézt v obvodě i cest daleko více. Je zvolen formální přístup k celém problematice, což zahrnuje formální model obvodu, formální popis vlastností obvodu souvisejících s analýzou testovatelnosti a formální zápis navržených algoritmů. Využívá se pojmů diskrétní matematiky. Veškeré entity, které jsou předmětem analýzy (obvodové prvky, spoje atd.) jsou podle svých vlastností sdruženy do množin, další vlastnosti a vztahy mezi těmito entitami jsou vyjádřeny relacemi. Pro popis je volen jazyk predikátové logiky. Výhodami formálního přístupu jsou zejména jednoznačnost zápisu a možnost transformovat problémy analýzy testovatelnosti na již dobře známé a řešené problémy diskrétní matematiky a teoretické informatiky a využít již známých a optimalizovaných postupů a algoritmů. Používá se pojmů "řiditelnost" a "pozorovatelnost", nikoliv však v tradičním pojetí většiny užívaných přístupů k analýze testovatelnosti jako míry přístupnosti, ale k vyjádření pouhé vlastnosti obvodového uzlu, tedy uzel v tomto pojetí buď je nebo není řiditelný/pozorovatelný. Zvláštní role náleží při analýze testovatelnosti popsané v této práci obvodovým registrům. Je to dáno tím, že se vychází z principů tzv. strukturovaného návrhu, kdy se kombinační a sekvenční logika navzájem striktně odděluje. Právě v registrech dochází při aplikaci testu k uložení diagnostických dat v jednotlivých cyklech testování stejně tak, jako je tomu i v režimu funkce. Registry se tak stávají významnými body na i cestách, po kterých diagnostická data obvodem prochází. Pokud není nalezena analýzou vhodná i cesta vedoucí z vnějšku obvodu do bodu, kam je třeba diagnostická data dopravit, či naopak, hledá se právě vhodný registr a pak i cesta z/do něj. Tento registr je pak třeba v duchu strukturovaného návrhu upravit tak, aby byl z vnějšku obvodu přístupný. Celý mechanismus směřuje k tomu, aby právě takové registry byly začleňovány do sériového řetězce typu "scan". Prioritou je však nalézt i cesty ve stávající struktuře obvodu a až v případech, kdy se to nezdaří, modifikovat některý vhodný registr pro zařazení do řetězce "scan". Proto je možné hovořit o částečném "scanu".

The goal of the thesis was to develop a methodology for a digital circuit testability analysis to be performed in the early stage of the design process with the following outputs: testability factors, test application protocol and the recommendation for structure modifications to gain better testability. Such modifications are limited by the price of the final design. The goals of the methodology are reached through the analysis of data paths existing in the circuit as the result of the design process to utilize them for diagnostic data (test vectors and responses to them) transfers, the i path concept is used for these purposes. I paths are data paths which allow to transfer data transparently, i. e. data can be transferred along them without any modifications. The methodology operates on data paths of the digital circuit at the register-transfer level of abstraction (RT). The circuit under analysis is described as the structure consisting of mutually interconnected blocks such as functional units (each of them performs basic arithmetic and logic operations - adders, multipliers, comparators, etc.), multiplexers (which provide the routing of data flow in the circuit) and registers (as memory elements to store partial results, in fact the state of the circuit). One of the aspects of the methodology is that the information on circuit function is utilized, especially the information on elements function with respect to their potential transparency mode of operation, in this way higher number of i paths can be identified in the circuit. To develop the methodology, formal tools were used. It allows to create a formal model of a circuit, to describe its diagnostic and testability properties and describe testability analysis algorithms, all of them formally. The concepts utilized in discrete mathematics and computer science are used. The entities which are objects of the circuit (circuit elements, interconnections, etc.) are subdivided into sets, other features and dependencies are expressed by relations. As the description language, the language of predicate logic is used. The exactness of the description and ability to transform problems of the testability analysis to well-known and solved problems of discrete mathematics and theoretical computer science are the main advantages of the formal approach. In the approach described in the thesis, registers play a special role. This is due to the fact that the concept of the structured design for testability is used in which combinational and sequential logic are strictly separated. Diagnostic data is stored in each test cycle in registers as well as data in the ordinary mode of operation. Registers become important points of i paths, which are used to transfer diagnostic data. If no i path from outside the circuit to the proper node or in opposite direction are identified, a suitable register and also an i path from/to this register is searched. The register must be then modified to guarantee its controllability and/or observability, the modification must be done in compliance with the structured design rules. The modification lies in the register inclusion into the scan chain. As the priority is to find an i path from/to outside the circuit and only if it fails, modify a register to be included into the scan chain, it is possible to declare that the proposed methodology corresponds to the partial scan methodology.

analýza testovatelnosti, číslicový obvod na úrovni RT, i cesta, i režim, řiditelnost, pozorovatelnost, částečný scan, verifikace testovatelnosti

testability analysis, RT level digital circuit, i path, i mode, controllability, observability, partial scan, testability verification

RŮŽIČKA, R.

11. 11. 2002

Brno

102