Jazyk Verilog a jeho užití při modelování a syntéze číslicových systémů

Verilog and its use in digital systems modeling and synthesis

book

Czech

Kniha je zaměřena na výklad syntaxe jazyka Verilog a na jeho použití při modelování a syntéze číslicových systémů s předpokladem jejich implementace do obvodů PLD a FPGA. Stručně je také zmíněna problematika verifikace konstrukcí. Přibližně polovina rozsahu knihy je věnována příkladům konstrukcí modelů základních číslicových subsystémů - kombinačních obvodů (převodníků kódů, aritmetických obvodů), čítačů, stavových automatů, včetně odpovídajících zkušebních jednotek. Dále jsou uvedeny příklady modelů paměťových subsystémů, které jsou doplněny dokumentací výsledků implementace. V závěrečné kapitole je nastíněn výhled do blízké budoucnosti, kdy se předpokládá přechod k jazyku SystemVerilog.

The book is focused on syntax of the Verilog language and on its use in modeling and synthesis of digital systems that are supposed to be implemented into PLD and FPGA devices. The design verification is briefly mentioned as well. Approximately half of the book extent represent the examples of basic digital subsystem models – combinational circuits (code converters, arithmetic circuits), counters, state machines along with corresponding test benches. Further, examples of memory subsystems are given that are accompanied by documentation of implementation results. In the last chapter, outlook to near future is introduced where switch to SystemVerilog is supposed.

jazyky HDL; Verilog; syntaxe; syntéza; implementace; simulace; verifikace

HDL languages; Verilog; syntax; synthesis; implementation; simulation; verification

KOLOUCH, J.

2012

7. 11. 2012

VUTIUM

Brno

978-80-214-4516-1

Příručka (B)

1

1

162

162