Přístupnostní navigace
E-application
Search Search Close
Publication detail
SMÉKAL, D. FROLKA, J. HAJNÝ, J.
Original Title
Akcelerace šifry AES pomocí programovatelných hradlových polí
English Title
Acceleration of AES using FPGA
Type
journal article - other
Language
Czech
Original Abstract
Článek se zabývá šifrováním na programovatelných hradlových polí FPGA (Field Programmable Gate Array). První část článku je zaměřena na analýzu současného stavu implementací asymetrických a symetrických šifer. V další části je popsán šifrovací algoritmus AES a jeho vlastní implementace pomocí programovacího jazyka VHDL. V poslední části, jsou uvedeny výsledky testování implementovaného algoritmu AES na kartě COMBO-80G, založené na FPGA firmy Xilinx řady Virtex-7.
English abstract
This article deals with encryption on Field Programmable Gate Array (FPGA). The first part of the article fuses on the analysis of the current state of implementation of asymmetric and symmetric ciphers. The next section describes the encryption algorithm AES and its own implementation using VHDL programming language. In the last part, the test results of our implementation to network card COMBO-80G, based on FPGA Xilinx Virtex-7 are shown.
Keywords
AES, FPGA, VHDL, implementace, šifrování, dešifrování, AddRoundKey, SubBytes, ShiftRows, MixColumns, NetCOPE
Key words in English
AES, FPGA, VHDL, implementation, encryption, decryption, AddRoundKey, SubBytes, ShiftRows, MixColumns, NetCOPE
Authors
SMÉKAL, D.; FROLKA, J.; HAJNÝ, J.
Released
30. 6. 2016
ISBN
1213-1539
Periodical
Elektrorevue - Internetový časopis (http://www.elektrorevue.cz)
Year of study
18
Number
3
State
Czech Republic
Pages from
76
Pages to
82
Pages count
7
URL
http://www.elektrorevue.cz/cz/download/akcelerace-sifry-aes-pomoci-programovatelnych-hradlovych-poli--acceleration-of-aes-by-using-fpga-/
BibTex
@article{BUT126523, author="David {Smékal} and Jakub {Frolka} and Jan {Hajný}", title="Akcelerace šifry AES pomocí programovatelných hradlových polí", journal="Elektrorevue - Internetový časopis (http://www.elektrorevue.cz)", year="2016", volume="18", number="3", pages="76--82", issn="1213-1539", url="http://www.elektrorevue.cz/cz/download/akcelerace-sifry-aes-pomoci-programovatelnych-hradlovych-poli--acceleration-of-aes-by-using-fpga-/" }