Author of thesis: Ing. Dominik Salvet
Acad. year: 2023/2024
Supervisor: prof. Ing. Jiří Jaroš, Ph.D.
Reviewer: Ing. Václav Šimek
Abstract:This thesis deals with designing and implementing a superscalar RISC-V processor microarchitecture focused on environments with constrained resources. For that, the microarchitecture exposes a dual-issue seven-stage pipeline with in-order instruction execution. It is described in SystemVerilog and can be easily simulated on a computer. Using prepared tools, the created processor model runs RISC-V assembly programs compiled by GCC. Based on conducted testing without special compiler assistance, the processor executes 0.88 instructions per cycle on average, providing 22.6 % higher performance than its scalar counterpart. Considering that the microarchitecture also avoids unnecessary specialization, it provides a good base that can be further extended and optimized based on the profiling of expected programs, leading to optimal performance and use of resources.
Superscalar processor, RISC-V instruction set, instruction pipelining, in-order execution, dual-issue architecture, open-source hardware, SystemVerilog, simulation testbench
Date of defence
20.06.2024
Result of the defence
Defended (thesis was successfully defended)
Grading
B
Process of defence
Student nejprve prezentoval výsledky, kterých dosáhl v rámci své práce. Komise se poté seznámila s hodnocením vedoucího a posudkem oponenta práce. Student následně odpověděl na otázky oponenta a na další otázky přítomných, např. ohledně možností doplnění práce s dual-port pamětí v FPGA, plánovaného nasazení či možností rozšíření o specializované instrukce. Komise se na základě posudku oponenta, hodnocení vedoucího, přednesené prezentace a odpovědí studenta na položené otázky rozhodla práci hodnotit stupněm B - velmi dobře.
Topics for thesis defence
- V tabulce 5.2 na straně 41 je coby jeden z prováděných testů uvedena položka "hazards". Můžete prosím ve stručnosti nastínit pozadí tohoto testu?
- Můžete stručně srovnat vlastnosti vámi vytvořeného řešení s architekturami či jádry jako Noel-V či CVA6?
- Lze říci, že je vámi vytvořené řešení plně připraveno pro syntézu do cílového obvodu FPGA? Jaké dodatečné úpravy by eventuálně bylo nutné provést?
Language of thesis
English
Faculty
Department
Study programme
Information Technology and Artificial Intelligence (MITAI)
Specialization
Embedded Systems (NEMB up to 2021/22)
Composition of Committee
doc. Ing. Jan Kořenek, Ph.D. (předseda)
prof. Ing. Jiří Jaroš, Ph.D. (člen)
doc. Dr. Ing. Otto Fučík (člen)
doc. Ing. Tomáš Martínek, Ph.D. (člen)
Ing. Vojtěch Mrázek, Ph.D. (člen)
doc. Mgr. Adam Rogalewicz, Ph.D. (člen)
Supervisor’s report
prof. Ing. Jiří Jaroš, Ph.D.
Grade proposed by supervisor: B
Reviewer’s report
Ing. Václav Šimek
Grade proposed by reviewer: B