Detail předmětu

Programmable Logic Devices

FEKT-NPLDAk. rok: 2012/2013

Předmět rozšiřuje a prohlubuje znalosti z číslicové techniky. Typy programovatelných obvodů: obvody SPLD, CPLD a FPGA. Speciální funkční bloky používané v těchto obvodech. Textový (jazyky HDL) a grafický popis subsystémů. Vývojové systémy CAD a jejich použití k simulaci číslicových subsystémů (kombinačních obvodů, čítačů, stavových automatů), syntéze a implementaci do obvodů CPLD a FPGA, ověření funkce navržených subsystémů naprogramováním laboratorních přípravků.

Jazyk výuky

angličtina

Počet kreditů

6

Garant předmětu

Ing. Michal Kubíček, Ph.D.

Zajišťuje ústav

Ústav radioelektroniky (UREL)

Výsledky učení předmětu

Studenti získají přehled o typech programovatelných logických obvodů a o jejich použití pro konstrukci číslicových zařízení. Seznámí se s návrhovými systémy a s jejich užitím při popisu číslicových systémů jazyky HDL a grafickými prostředky, při jejich syntéze a simulaci.

Prerekvizity

Jsou požadovány znalosti číslicové techniky na úrovni bakalářského studia.

Plánované vzdělávací činnosti a výukové metody

Metody vyučování závisejí na způsobu výuky a jsou popsány článkem 7 Studijního a zkušebního řádu VUT.

Způsob a kritéria hodnocení

Hodnotí se práce v počítačovém cvičení a výsledek závěrečné zkoušky.

Osnovy výuky

Technologie integrovaných obvodů, obvody ASSP, ASIC, Structured ASIC, PLD.
Architektura obvodů FPGA, obvody FPGA na trhu, trendy.
Využití mikroprocesorů a dalších pokročilých bloků v FPGA (transceivery, MAC, PCI-Express), systémy na čipu (SoC).
Jazyk VHDL, základní postupy, typické konstrukce, IP jádra a jejich použití.
Verifikace: testbench, behaviorální simulace, post PAR simulace.
Návrh systémů s PLD: napájení, integrita signálů, pouzdra, technologie DPS.

Učební cíle

Cílem předmětu je rozšíření a prohloubení znalostí z číslicové techniky, zejména z techniky programovatelných logických obvodů a obvodů FPGA. Studenti se naučí zacházet s těmito obvody a připraví se tak na jejich použití v ročníkových a diplomových projektech a v praxi.

Vymezení kontrolované výuky a způsob jejího provádění a formy nahrazování zameškané výuky

Vymezení kontrolované výuky a způsob jejího provádění stanoví každoročně aktualizovaná vyhláška garanta předmětu.

Zařazení předmětu ve studijních plánech

  • Program EEKR-MN magisterský navazující

    obor MN-EST , 1 ročník, letní semestr, volitelný oborový
    obor MN-MEL , 1 ročník, letní semestr, volitelný mimooborový
    obor MN-SVE , 1 ročník, letní semestr, volitelný mimooborový
    obor MN-TIT , 1 ročník, letní semestr, volitelný mimooborový

Typ (způsob) výuky

 

Přednáška

26 hod., nepovinná

Vyučující / Lektor

Ing. Michal Kubíček, Ph.D.

Osnova

Přehled způsobů realizace číslicových systémů. Zápis logických funkcí, jejich realizace základními strukturami PROM, PAL, PLA
Obvody PLD 1. a 2. generace - přídavné prvky, módy a struktura makrobuňky obvodů GAL 16V8 a 20V8. Další typy obvodů PLD 2. generace. Značení obvodů PLD, parametry nejdůležitějších obvodů
Zvláštní varianty obvodů PLD (ZeroPower, obvody s nižším napájecím napětím atd.). Programování, programovací přístroje
Obvody PLD 3. generace (CPLD) a obvody FPGA - struktura, základní vlastnosti
Realizace složitých kombinačních logických funkcí - víceprůchodové a iterativní zapojení, sčítačka, komparátor
Vytváření asynchronních klopných obvodů RS a D ve struktuře PLD
Synchronní systémy v PLD: Použití klopných obvodů typu T a log.členů EX-OR. Vzájemná konverze různých typů klopných obvodů, emulace
Binární čítače jednosměrné, vratné a se zkráceným cyklem - způsoby popisu v HDL, počet termů
Čítače s kódem BCD, jejich implementace v obvodech PLD
Čítače s Grayovým kódem, zkracování jejich cyklu
Čítače LFSR - struktura, výhody a nevýhody, použití
Návrat čítačů do pracovního cyklu
Stavové automaty (SA): typ Moore a Mealy, jejich popis v jazyku HDL, kompilace - převod na zápis typu SOP
Zjednodušování SA - ekvivalentní stavy a jejich vyhledání. Kódování stavů v obvodech PLD a FPGA. Algoritmický popis SA
Časové parametry programovatelných obvodů, pipelining
Obvody FPGA - přídavné bloky: implementace I/O standardů, paměťové prvky, bloky pro syntézu kmitočtu a pro další zpracování hodinových signálů
Implementace procesorů, použití bloků duševního vlastnictví
Hraniční test, metastabilita

Cvičení na počítači

39 hod., povinná

Vyučující / Lektor

Ing. Michal Kubíček, Ph.D.

Osnova

Přehled obvodů PLD a návrhových systémů. Základy práce s návrhovými systémy, jazyky HDL
Jazyk ABEL: způsoby popisu kombinačních číslicových systémů - tvar SOP, složitější příkazy jako WHEN-THEN-ELSE, jejich kompilace. Příklad: prioritní enkodér
Synchronní systémy: způsoby popisu, příklady různých typů čítačů
Základy jazyka VHDL, behaviorální a strukturální popis, souběžné příkazy a procesy. Hierarchicky uspořádané konstrukce
Popis kombinačních obvodů v jazyku VHDL. Nežádoucí latch a jak předejít jeho vzniku
Behaviorální popis registrů řízených hranou. Čítače binární, dekadické, LFSR
Stavové automaty: grafická a textová forma stavového diagramu, příklad: detektory posloupností bitů. Grafické editory stavových diagramů, prostředek StateCAD
Simulace, syntéza a implementace konstrukcí (průběžně v celém cvičení)