Detail předmětu
Logické systémy
FEKT-MLOSAk. rok: 2016/2017
Při studiu kurzu se předpokládají znalosti z předmětu Řídicí elektronika (REB), který student absolvoval v bakalářeském studiu. Náplň kurzu představuje širší pohled na logické systémy a jejich teoretický základ (např. vícehodnotová logika a její přednosti a nedostatky), a ucelený soubor podrobněji probíraných témat souvisejících s aplikací logických systémů v řízení, v ovládání měřicích celků a ve sběru a zpracování dat (vznik a eliminace rušení, řešení a navrhování nestandartních logických členů a obvodů, kódování a jeho využití k zabezpečení přenosu a ukládání dat, využití obvodů velké integrace - polovodičových pamětí, programovatelných logických polí včetně jejich programování, podpůrných obvodů mikroprocesorů).
Jazyk výuky
čeština
Počet kreditů
6
Garant předmětu
Zajišťuje ústav
Výsledky učení předmětu
Student získá úzký kontakt s číslicovou technikou, jejími teoretickýžmi základy a technickými prostředky pro její praktické použití.
Získá základní znalosti pro popis, analýzu a návrh kombinačních a sekvenčních logických sítí v číslicových systémech.
Student bude schopen pomocí jazyka VHDL popsat číslicový systém a provést jeho fyzickou implementaci.
Získá základní znalosti pro popis, analýzu a návrh kombinačních a sekvenčních logických sítí v číslicových systémech.
Student bude schopen pomocí jazyka VHDL popsat číslicový systém a provést jeho fyzickou implementaci.
Prerekvizity
Jsou požadovány znalosti na úrovni bakalářského studia.
Plánované vzdělávací činnosti a výukové metody
Metody vyuřování zahrnují přednášky, numerická cvičení a laboratorní úlohy. Student odevzdá 6 laboratorních úloh.
Způsob a kritéria hodnocení
Podmínky pro úspěšné ukončení předmětu stanoví každoročně aktualizovaná vyhláška garanta předmětu.
max. 30 bodů Odevzdání vzorových úlob z labolatorních cvičení
max. 70 bodů Písemná závěrečná zkouška
max. 30 bodů Odevzdání vzorových úlob z labolatorních cvičení
max. 70 bodů Písemná závěrečná zkouška
Osnovy výuky
1.Boolova algebra.
2.Minimalizace logických výrazů: Karnaghovy mapy.
3.Minimalizace logických výrazů: Quinův-McCluskeyho algoritmus
4.Analýza činnosti logických sítí, souběh a hazard.
5.Sčítačka,multiplexor, demultiplexor, dekoder
6.Asynchronní logické sítě, klopné obvody.
7.Sekvenční logické obvody a sítě.
8.Stavové automaty a jejich reprezentace.
9.Základy jazyka VHDL.
10.Datové typy, Příkazy jazyka VHDL
11.Popis kombinačních obvodů, Synchronních sekvenční obvody, Konečné automy.
12.Testování obvodů a návrh testů, funkční simulace.
2.Minimalizace logických výrazů: Karnaghovy mapy.
3.Minimalizace logických výrazů: Quinův-McCluskeyho algoritmus
4.Analýza činnosti logických sítí, souběh a hazard.
5.Sčítačka,multiplexor, demultiplexor, dekoder
6.Asynchronní logické sítě, klopné obvody.
7.Sekvenční logické obvody a sítě.
8.Stavové automaty a jejich reprezentace.
9.Základy jazyka VHDL.
10.Datové typy, Příkazy jazyka VHDL
11.Popis kombinačních obvodů, Synchronních sekvenční obvody, Konečné automy.
12.Testování obvodů a návrh testů, funkční simulace.
Učební cíle
Rozšířit znalosti teorie logických obvodů z bakalářského studia a doplnit je znalostí logických systémů a jejich navrhování, konstrukce, zkoušení a praktického použití.
Získat základní znalosti metod pro popis, analýzu a návrh kombinačních a sekvenčních logických obvodů.
Seznámit studenty se syntaxí a sémantikou jazyka pro popis hardware (VHDL).
Využití jazyka VHDL pro modelování, simulaci a syntézu komplexních číslicových systémů.
Představení programovacích technik za pomocí vývojového prostředku XILINX ISE
Realizace vzorových úloh na přípravku NEXYS 3.
Získat základní znalosti metod pro popis, analýzu a návrh kombinačních a sekvenčních logických obvodů.
Seznámit studenty se syntaxí a sémantikou jazyka pro popis hardware (VHDL).
Využití jazyka VHDL pro modelování, simulaci a syntézu komplexních číslicových systémů.
Představení programovacích technik za pomocí vývojového prostředku XILINX ISE
Realizace vzorových úloh na přípravku NEXYS 3.
Vymezení kontrolované výuky a způsob jejího provádění a formy nahrazování zameškané výuky
Vymezení kontrolované výuky a způsob jejího provádění stanoví každoročně aktualizovaná vyhláška garanta předmětu.
Základní literatura
Kolouch, J.: Programovatelné logické obvody - Přednášky [Skriptum FEKT VUT v Brně] Brno 2005
Pinker, J. Poupa, M: Číslicové systémy a jazyk VHDL. 2006, ISBN 80-730-0195-5
Pinker, J. Poupa, M: Číslicové systémy a jazyk VHDL. 2006, ISBN 80-730-0195-5
Zařazení předmětu ve studijních plánech
Typ (způsob) výuky
Přednáška
26 hod., nepovinná
Vyučující / Lektor
Osnova
Spojité a diskrétní vyjádření informace signálem, pojmy "signálová veličina" a "kód". Obecný logický člen, jeho statická a dynamická charakteristika a jeho statická a dynamická odolnost vůči rušení. Logické členy pasivní a aktivní. Logika vícehodnová a dvouhodnotová, kladná a záporná a s ní spojená dualita logických členů.
Boolská funkce a způsoby jejího záznamu (slovní záznam, pravdivostní tabulka, soubor stavových indexů, Haaseho graf, Karnaughova a Svobodova mapa, Boolská matice). Binární a Grayův (symetrický) kód.
Hazardní stavy prvního a druhého druhu, jejich eliminace minimalizací Boolské funkce a sní spojené úspory materiálu. Minimalizace kombinančního obvodu s jedním výstupem (Quine Mc Cluskey-ho a Svobodova metoda). Rušení vlastní a cizí.
Minimalizace kombinačního obvodu s více výstupy. Zhodnocení minimalizačních metod, víceúrovňové kombinační obvody.
Obecný konečný automat, Konečný automat Mealy-ho a Mooreův. Pojem vnitřních stavů konečného automatu, způsoby popisu chování konečného automatu, vývojová tabulka, tabulka přechodů, Boolské rovnice a způsoby zápisu časové diskretizace. Asynchronní a synchronní funkce konečného automatu, pravidlo setrvačnosti.
Kombinační zpětná vazba u konečného automatu a její návrh. Boolská rovnice, její řešení mapovou metodou, jedno- a víceznačnost řešení, vznik přídavných podmínek pro vztahy mezi nezávisle proměnnými.
Realizace nestandartních logických členů. Funkce rozhodovacího obvodu a spínače v logickém členu.
Přenos binárního signálu po sběrnici, vznik vlastního rušení následkem odrazů, impedanční přizpůsobení vstupů a výstupů logických členů, přenosová kapacita a šíře pásma sběrnice, binární kódy s návratem a bez návratu k nule.
Kódové metody zabezpečení komunikace, detekce a oprava jedné a více chyb, parita podélná a příčná.
Polovodičové paměti pro zápis i čtení (RAM), jejich skladba z dílčích částí, pojem třístavového výstupu. Paměti statické a dynamické, osvěžování (refresh). Paměti pouze pro čtení ROM, program. paměti PROM, mazatelné EPROM, elektricky mazatelné EEPROM.
Programovatelná logická pole a jejich architektury, vývojové systémy, program PGAL. Testování naprogramovaného logického pole.
Podpůrné obvody pro mikroprocesory a obvody střední a velké integrace -základní typy a vybrané jednoúčelové obvody.
Boolská funkce a způsoby jejího záznamu (slovní záznam, pravdivostní tabulka, soubor stavových indexů, Haaseho graf, Karnaughova a Svobodova mapa, Boolská matice). Binární a Grayův (symetrický) kód.
Hazardní stavy prvního a druhého druhu, jejich eliminace minimalizací Boolské funkce a sní spojené úspory materiálu. Minimalizace kombinančního obvodu s jedním výstupem (Quine Mc Cluskey-ho a Svobodova metoda). Rušení vlastní a cizí.
Minimalizace kombinačního obvodu s více výstupy. Zhodnocení minimalizačních metod, víceúrovňové kombinační obvody.
Obecný konečný automat, Konečný automat Mealy-ho a Mooreův. Pojem vnitřních stavů konečného automatu, způsoby popisu chování konečného automatu, vývojová tabulka, tabulka přechodů, Boolské rovnice a způsoby zápisu časové diskretizace. Asynchronní a synchronní funkce konečného automatu, pravidlo setrvačnosti.
Kombinační zpětná vazba u konečného automatu a její návrh. Boolská rovnice, její řešení mapovou metodou, jedno- a víceznačnost řešení, vznik přídavných podmínek pro vztahy mezi nezávisle proměnnými.
Realizace nestandartních logických členů. Funkce rozhodovacího obvodu a spínače v logickém členu.
Přenos binárního signálu po sběrnici, vznik vlastního rušení následkem odrazů, impedanční přizpůsobení vstupů a výstupů logických členů, přenosová kapacita a šíře pásma sběrnice, binární kódy s návratem a bez návratu k nule.
Kódové metody zabezpečení komunikace, detekce a oprava jedné a více chyb, parita podélná a příčná.
Polovodičové paměti pro zápis i čtení (RAM), jejich skladba z dílčích částí, pojem třístavového výstupu. Paměti statické a dynamické, osvěžování (refresh). Paměti pouze pro čtení ROM, program. paměti PROM, mazatelné EPROM, elektricky mazatelné EEPROM.
Programovatelná logická pole a jejich architektury, vývojové systémy, program PGAL. Testování naprogramovaného logického pole.
Podpůrné obvody pro mikroprocesory a obvody střední a velké integrace -základní typy a vybrané jednoúčelové obvody.
Laboratorní cvičení
39 hod., povinná
Vyučující / Lektor
Osnova
Měření dynamiky bezkontaktních aktivních logických členů, experimentální určení jejich statické a dynamické odolnosti vůči rušení.
Měření statické charakteristiky ss a st relé a nespojitosti spínání jeho kontaktů, ověření spolupráce elektromechanického a bezkontaktního spínacího obvodu.
Měření dynamiky impulsního snímače rychlosti otáčení a vlivu vyhodnocovacích obvodů.
Měření základních typů sekvenčních obvodů a změn jejich chování při různých způsobech provozu (monostabilní multivibrátor, který zkracuje či prodlužuje vstupní impuls, vliv zotavovací doby na vstupní citlivost obvodu).
Vyzkoušení správné funkce naprogramovaného logického pole a alternativ jeho odezvy na nežádoucí vstupní stavy.
Ověření správné funkce vybraných obvodů velké integrace a jejího zabezpečení proti chybám při nesprávné manipulaci.
Měření statické charakteristiky ss a st relé a nespojitosti spínání jeho kontaktů, ověření spolupráce elektromechanického a bezkontaktního spínacího obvodu.
Měření dynamiky impulsního snímače rychlosti otáčení a vlivu vyhodnocovacích obvodů.
Měření základních typů sekvenčních obvodů a změn jejich chování při různých způsobech provozu (monostabilní multivibrátor, který zkracuje či prodlužuje vstupní impuls, vliv zotavovací doby na vstupní citlivost obvodu).
Vyzkoušení správné funkce naprogramovaného logického pole a alternativ jeho odezvy na nežádoucí vstupní stavy.
Ověření správné funkce vybraných obvodů velké integrace a jejího zabezpečení proti chybám při nesprávné manipulaci.