Detail předmětu

Logické obvody a systémy

FEKT-BPC-LOSAk. rok: 2025/2026

Předmět se věnuje návrhu a analýze kombinačních a sekvenční obvodů. Seznamuje studenty se základy jazyka VHDL, který následně využívají pro simulaci a testování logických systémů v rámci řešení úloh v laboratorních cvičeních.

Jazyk výuky

čeština

Počet kreditů

7

Garant předmětu

Ing. Petr Petyovský, Ph.D.

Zajišťuje ústav

Ústav automatizace a měřicí techniky (UAMT)

Vstupní znalosti

Student musí mít znalosti matematiky a elektrických obvodů na úrovni 1.ročníku Bc. studia. Práce v laboratoři je podmíněna platnou kvalifikací „osoby poučené", kterou musí studenti získat před zahájením výuky. Informace k této kvalifikaci jsou uvedeny ve Směrnici děkana Seznámení studentů s bezpečnostními předpisy.

Pravidla hodnocení a ukončení předmětu

Až 30 bodů za odevzdání vypracovaných teoretických příprav laboratorních úloh a demonstraci funkční realizace praktických úkolů každé úlohy na lab. přípravcích. Podmínkou udělení zápočtu je odevzdání vypracovaných teoretických příprav a realizací povinných praktických úkolů všech laboratorních úloh.
Až 70 bodů za závěrečnou písemnou zkoušku.

Kontrola výsledků samostatné práce na zadaných laboratorních cvičeních. V případě omluvené neúčasti na cvičeních může učitel v odůvodněných případech stanovit náhradní podmínku, obvykle vypracování dílčího úkolu.

Učební cíle

Získat základní znalosti logických systémů a jejich navrhování, konstrukce, zkoušení a praktického použití.
Seznámit studenty se základy jazyka VHDL, který je určen pro popis hardware.
Získat základní znalosti metod pro popis, analýzu a návrh kombinačních a sekvenčních logických obvodů.
Využívat jazyk VHDL pro simulaci a testování logických systémů.
Absolvent zná:
- vlastnosti základních logických obvodů a systémů,
- základy jazyka VHDL určeného pro popis hardware,
- principy analýzy, návrhu a popisu kombinačních a sekvenčních logických obvodů,
- principy navrhování konstrukce, testování a praktického použití logických systémů.
Absolvent je schopen:
- používat vývojové prostředí podporující návrh hardware pomocí HDL jazyků,
- používat jazyk VHDL pro modelování, simulaci a syntézu číslicových systémů,
- realizovat základní logické systémy na vývojových přípravcích obsahujících hradlové pole.

Základní literatura

KOLOUCH, J.: Programovatelné logické obvody - Přednášky [Skriptum FEKT VUT v Brně] Brno 2005 (CS)

Doporučená literatura

PINKER, J.; POUPA, M: Číslicové systémy a jazyk VHDL. 2006, ISBN 80-7300-198-5 (CS)

Zařazení předmětu ve studijních plánech

  • Program BPC-AMT bakalářský 2 ročník, zimní semestr, povinný

Typ (způsob) výuky

 

Přednáška

26 hod., nepovinná

Vyučující / Lektor

Ing. Petr Petyovský, Ph.D.

Osnova

1. Organizace výuky, dvoustavové signály, rozdělení log. obvodů (komb., sekv.), matematická logika, logická funkce, booleova algebra, axiomy a pravidla booleovy algebry, úplně a neúplně zadaná funkce, pravdivostní tabulka, algebraické výrazy (term, minterm, maxterm), Součtový tvar UDNF, Součinový tvar UKNF, minimalizace log. funkcí (MDNF, MKNF), úprava na členy NAND a NOR, karnaughova mapa základ.

2. Karnaughovy mapy pro více proměnných, přechodné děje v kombinačních obvodech, dalších základní funkční bloky v komb. obvodů, varianty číslicové sčítačky, knihovna obvodů pro kombinační logiku.

3. Metoda minimalizace Quine-McCluskey, Programovatelné logické obvody, návrhové systémy pro programovatelné log. obvody, úvod do jazyka VHDL (základní konstrukce, ENTITY, PORT, ARCHITECTURE, identifikátory, literály, komentáře). Příklad jednoduchého kombinačního obvodu ve VHDL: (LIBRARY, USE, ALL, BEGIN, END, IS, OF, IN, OUT, INOUT, BUFFER), 9. úrovňová logika, styly jazyka VHDL (Behavioral, Dataflow, Structural), datové objekty, operátor pro přiřazení (odložené, bezprostřední).

4. Datové typy jazyka VHDL, operátory jazyka VHDL, souběžné příkazy, podmíněné přiřazení v jazyce VHDL: (ABS, ARRAY, CONSTANT, DOWNTO, TO, WHEN, ELSE, MOD, REM, RANGE, ROL, ROR, SLA, SLL, SRA, SIGNAL, SUBTYPE, TYPE, VARIABLE).

5. Datové objekty jazyka VHDL, atributy, konverze typů, fyzikální datový typ, datový typ záznam, příkaz alias, souběžné příkazy, výběrové přiřazení: (ALIAS, ATTRIBUTE, RECORD, SELECT, UNITS, WITH).

6. Další styly popisu těla architektury, hierarchické možnosti popisu architektury. Strukturální popis ve VHDL (COMPONENT, GENERIC, PORT MAP, GENERIC MAP). Opakované vkládání již definovaných entit. Rozdělení popisu na více souborů. Prostředky jazyka VHDL pro úsporný zápis kódu. Cyklus FOR v souvislosti s příkazy (FOR GENERATE, IF GENERATE). Úvod do simulace pomocí zkušebních jednotek.

7. Vnitřní schéma log. obvodů, sekvenční logické obvody, základní prvky a konstrukce sekvenčních obvodů, asynchronní a synchronní klopné obvody, hladinové a hranové klopné obvody.

8. Metastabilita v hladinových a hranových klopných obvodech, popis sekvenčních obvodů ve VHDL, VHDL jazykové konstrukce: (PROCESS, IF-ELSIF-ELSE, CASE-WHEN), funkce, definice uživatelských knihovních balíků, přímé vkládání entit.

9. Posuvné registry, LFSR - posuvné registry se zpětnou vazbou, binární čítače (asynchronní a synchronní), implementace sekvenčních obvodů pomocí konstrukcí jazyka VHDL, specializované čítače.

10. Čítače, vstup-výstupní buňka, třístavové signály, sběrnice, simulace kombinačních a sekvenčních obvodů v jazyku VHDL.

11. Konečné stavové automaty - teorie, Mooreho, Mealyho a autonomní konečný stavový automat, popisy konečných stavových automatů v jazyce VHDL.

12. Převody mezi Moore a Mealyho konečnými stavovými automaty, ekvivalence vnitřních stavů sekvenčních automatů, příklady převodů.

13. Konečné stavové automaty - dokončení, Mooreho, Mealyho a pipelined Mealyho konečný stavový automat, kódování vnitřních stavů konečných stavových automatů. Uzavření problematiky a informace o zkoušce kurzu.

Laboratorní cvičení

39 hod., povinná

Vyučující / Lektor

Ing. Petr Petyovský, Ph.D.

Osnova

1.-2. Numerická cvičení s příklady pro návrh kombinačních obvodů.
3.-6. Laboratorní úlohy 1 – 4 (kombinační obvody, VHDL).
7.-8. Numerická cvičení s příklady pro návrh sekvenčních obvodů.
9.-12. Laboratorní úlohy 5 – 8 (sekvenční obvody, VHDL).
13. Rezerva, náhradní cvičení pro odevzdání laboratorních úloh.