Detail předmětu

Seminář VHDL

FIT-IVHAk. rok: 2025/2026

Předmět je koncipován tak, aby si student osvojil principy paralelního popisu hardware a prakticky zvládnul techniky umožňujících tvorbu syntetizovatelného hardware. Jazyk VHDL bude probírán z dvou rovin - VHDL jako modelovací prostředek a VHDL jako jazyk pro popis hardware. V první části budou zopakovány nezbytné pojmy z číslicové techniky a představen detailně jazyk VHDL. V druhé části předmětu budou rozebrány techniky popisu hardware (strukturní, dataflow, behaviorální), popisu kombinačních obvodů a následně sekvenčních obvodů. Dále bude diskutováno modelování a simulace číslicových systémů a jejich následná syntéza v FPGA. V závěru bude ukázán návrh několika systémů od jednodušších (řízení LED displeje) po komplexní obvody jako je např. procesor.

Jazyk výuky

čeština

Počet kreditů

4

Garant předmětu

doc. Ing. Zdeněk Vašíček, Ph.D.

Zajišťuje ústav

Ústav počítačových systémů (UPSY)

Vstupní znalosti

Základy programování. Základy týkající se Boolovy algebry.

Pravidla hodnocení a ukončení předmětu

Vypracování projektu včetně odevzdání technické zprávy. Podmínky zápočtu: Udělení zápočtu je podmíněno ziskem minimálně 50% bodů z projektu.

Učební cíle

Seznámit studenty se syntaxí a sémantikou jazyka pro popis hardware (VHDL), s jeho využitím nejen pro modelování a simulaci ale především jako popisného jazyka využívaného při vytváření a syntéze komplexních číslicových systémů. Součástí předmětu bude představení programovacích technik umožňujících efektivní návrh hardware za pomocí profesionálních vývojových prostředků (ModelSIM, XILINX ISE), které se staly defacto průmyslovým standardem.
Student bude schopen pomocí jazyka VHDL popsat komplexní číslicové systémy tak, aby systém bylo možné fyzicky implementovat. Předmět je vhodnou korekvizitní podporou předmětu INC a INP.

Doporučená literatura

Armstrong, J.R. - Gray F.G.: Structured Logic Design with VHDL, Prentice-Hall, 1993
Armstrong, J.R. - Gray, F.G.: VHDL Design Representation and Synthesis, 2nd edition, Prentice Hall, ISBN 0-13-021670-4, 2000
Douša, J.: Jazyk VHDL, České vysoké učení technické v Praze. Elektrotechnická fakulta, Praha, 2003 (CS)
Chang, K.C.: Digital Design and Modeling with VHDL and Synthesis, IEEE Computer Society Press, 1997
Jasinski, R.: Effective Coding with VHDL: Principles and Best Practice. The MIT Press. 2016.
Pedroni, V. A.: Circuit Design and Simulation with VHDL (Second Edition). The MIT Press. 2011
Přednáškové materiály v elektronické podobě. (CS)

Zařazení předmětu ve studijních plánech

  • Program BIT bakalářský 2 ročník, letní semestr, povinně volitelný
    1 ročník, letní semestr, povinně volitelný
  • Program BIT bakalářský 2 ročník, letní semestr, povinně volitelný
    1 ročník, letní semestr, povinně volitelný

Typ (způsob) výuky

 

Seminář

26 hod., nepovinná

Vyučující / Lektor

doc. Ing. Zdeněk Vašíček, Ph.D.
Ing. Vojtěch Mrázek, Ph.D.

Osnova

  1. Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů.
  2. Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
  3. Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
  4. Příkazy jazyka VHDL
  5. Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času.
  6. Popis kombinačních obvodů, třístavové obvody.
  7. Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody.
  8. Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace.
  9. Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace.
  10. Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování)
  11. Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET
  12. Příkladová studie komplexních obvodů: RISC procesor
  13. Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignment

Projekt

13 hod., povinná

Vyučující / Lektor

Ing. Vojtěch Mrázek, Ph.D.

Osnova

Individuální projekt rozdělený na několik částí řešených v průběhu semestru.