Autor práce: Ing. Jakub Cabal
Ak. rok: 2014/2015
Vedoucí: Ing. Marek Bohrn, Ph.D.
Oponent: doc. Ing. Lukáš Fujcik, Ph.D.
Abstrakt:Cílem této práce je provést rozbor a implementaci jednotek pro řešení asynchronních přechodů v obvodech FPGA. Tyto přechody jsou nevyhnutelné ve složitějších obvodových návrzích a jejich nesprávná implementace může vést ke ztrátě nebo poškození dat. Dále se práce zaměřuje na aplikování správných omezujících podmínek (constraints). V praktické části této práce je popsána realizovaná knihovna asynchronních přechodů. Dále praktická část práce popisuje vytvořenou metodiku použití asynchronních přechodů, jejíž uplatnění je demonstrováno na případové studii v obvodu síťové karty vytvořeném pro akceleračníkartu COMBO-80G.
FPGA, VHDL, asynchronní přechod, FIFO, omezující podmínky
Termín obhajoby
15.06.2015
Výsledek obhajoby
obhájeno (práce byla úspěšně obhájena)
Klasifikace
A
Průběh obhajoby
Student seznámil státní zkušební komisi s řešením své bakalářské práce a zodpověděl otázky a připomínky oponenta. Dále odpověděl na otázky komise: 1) Co znamená zkratka Open Loop SMD? 2) Čím se zabývala případová studie? 3) Jsou časové intervaly v desítkách pikosekund reálné? Jak byly určeny? 4) Byla určena analýza chybovosti převodu?
Jazyk práce
čeština
Fakulta
Ústav
Studijní program
Elektrotechnika, elektronika, komunikační a řídicí technika (EEKR-B)
Studijní obor
Mikroelektronika a technologie (B-MET)
Složení komise
doc. Ing. Ivan Szendiuch, CSc. (předseda)
prof. Ing. Dalibor Biolek, CSc. (místopředseda)
Ing. Břetislav Mikel, Ph.D. (člen)
doc. Ing. Jan Pekárek, Ph.D. (člen)
Ing. Miroslav Zatloukal (člen)
Posudek vedoucího
Ing. Marek Bohrn, Ph.D.
Známka navržená vedoucím: A
Posudek oponenta
doc. Ing. Lukáš Fujcik, Ph.D.
Známka navržená oponentem: A