software

Tento firmware pro programovatelná hradlová pole (FPGA) slouží pro skládání sekvence různě exponovaných snímků do jednoho s vysokým dynamickým rozsahem (HDR). Firmware je ve formě dvou IP cores, které lze přeložit pro různá FPGA řady Xilinx. IP jádra jsou implementována v kódu HLS (High-Level Synthesis). První z IP jader řeší detekci oblastí, ve kterých se tzv. ghosting vyskytuje, druhé IP jádro skládá samotné HDR snímky a pracuje s výstupem IP jádra pro detekci ghostingu.

HDR, pořizování HDR, HDR Deghosting, FPGA

10. 5. 2021

Místnost Q301, Fakulta informačních technologií VUT v Brně, Božetěchova 2, 612 66 Brno

K využití výsledku jiným subjektem je vždy nutné nabytí licence

Poskytovatel licence na výsledek nepožaduje licenční poplatek

https://www.fit.vut.cz/research/product/691/