Tento projekt se zabývá návrhem nástroje pro generování syntetických testovacích obvodů na úrovni meziregistrových přenosů. V návrhu projektu je prezentován nový, dosud nepublikovaný přístup, který využívá evolučních technik pro generování testovacích obvodů s požadovanou strukturou a diagnostickými vlastnostmi (parametry řiditelnosti a pozorovatelnosti uzlů obvodu). Generování obvodu bude realizováno nad grafovou reprezentací obvodu. Pro analýzu strukturálních vlastností obvodů budou použity grafové algoritmy. Analýza testovatelnosti obvodu bude realizována pomocí nástroje pro analýzu testovatelnosti vyvinutého na FIT VUT v Brně. Výstupem navrženého nástroje bude strukturou popsaný obvod na úrovni meziregistrových přenosů zapsaný syntetizovatelným VHDL kódem.

Description in English
The project deals with develop a method for generation of synthetic benchmark circuits on register transfer level. In the project, the new approach, which utilizes evolutionary techniques for design a benchmark circuits with predefined structure and diagnostic properties (in terms of controllability and observability) is presented. Graph representation of the circuit is used for generation of benchmark circuits and circuit structure analysis. Testability analysis is performed by testability analysis tool developed on FIT BUT. The output of developed tool is in form of circuit described in synthesisable VHDL code.

Keywords
testovací obvody, evoluční návrh, evoluční programování

Key words in English
benchmark circuits, evolutionary design, evolutionary programming

FR3041/2005/G1

Czech

Pečenka Tomáš, Ing., Ph.D. - principal person responsible

Department of Computer Systems
- responsible department (1.1.1989 - not assigned)
Dependable Digital Systems Research Group
- internal (4.5.2004 - 31.12.2005)
Department of Computer Systems
- co-beneficiary (4.5.2004 - 31.12.2005)

Responsibility: Pečenka Tomáš, Ing., Ph.D.