Přístupnostní navigace
E-application
Search Search Close
Project detail
Duration: 01.09.2015 — 31.05.2019
Funding resources
Ministerstvo vnitra ČR - Bezpečnostní výzkum České republiky 2015-2020
- whole funder (2015-09-01 - 2019-05-31)
On the project
Cílem projektu je vytvořit pro orgány činné v trestním řízení malé flexibilní síťové sondy umožňující zákonné odposlechy až do úrovně aplikační vrstvy. Pro dosažení požadovaného výkonu bude využit koncept softwarově definovaného monitorování a výpočetní platformy FPGA SoC. Sonda bude kromě detailní analýzy a přesné filtrace provozu poskytovat informace o kvalitě měřených dat, identifikovat šifrovaný provoz, poskytovat statistické informace a přizpůsobí sběr dat dostupným HW zdrojům.
Description in EnglishThe aim of the project is to create small and flexible network probes capable of lawful interception up to the application layer, to be used by the law enforcement agencies. The concept of software defined monitoring and the FPGA SoC computation platform will be used to achieve the required performance. The probe will, besides the detailed traffic analysis and filtering, provide statistical information and the information regarding the quality of the measured data. It will also identify the encrypted traffic and adjust the data acquisition to the available hardware resources.
Keywordszákonné odposlechy, aplikační protokol, sonda, FPGA
Key words in Englishlawful interception, application protocol, probe, FPGA
Mark
VI20152019001
Default language
Czech
People responsible
Dobai Roland, Ing., Ph.D. - fellow researcherKošař Vlastimil, Ing., Ph.D. - fellow researcherPuš Viktor, Ing., Ph.D. - fellow researcherViktorin Jan, Ing. - fellow researcherKořenek Jan, doc. Ing., Ph.D. - principal person responsible
Units
Department of Computer Systems- beneficiary (2014-12-16 - 2019-05-31)
Results
KOŠAŘ, V.; KOŘENEK, J. Dynamically Reconfigurable Architecture with Atomic Configuration Updates for Flexible Regular Expressions Matching in FPGA. In Proceedings of The 19th Euromicro Conference on Digital Systems Design. Limassol: IEEE Computer Society, 2016. p. 591-598. ISBN: 978-1-5090-2816-0.Detail
WRONA, J.; ŽÁDNÍK, M. Low Overhead Distributed IP Flow Records Collection and Analysis. In 2019 IFIP/IEEE International Symposium on Integrated Network Management. Washington DC: 2019. p. 557-562. ISBN: 978-3-903176-15-7.Detail
DOBAI, R.; KOŘENEK, J.; SEKANINA, L. Adaptive Development of Hash Functions in FPGA-Based Network Routers. In 2016 IEEE Symposium Series on Computational Intelligence. Athens: IEEE Computational Intelligence Society, 2016. p. 1-8. ISBN: 978-1-5090-4240-1.Detail
KEKELY, M.; KOŘENEK, J. Packet Classification with Limited Memory Resources. In In proceedings 2017 Euromicro Conference on Digital System Design. Vieden: Institute of Electrical and Electronics Engineers, 2017. p. 179-183. ISBN: 978-1-5386-2145-5.Detail
KEKELY, M.; KOŘENEK, J. Mapping of P4 Match Action Tables to FPGA. In Preceedings of 27TH INTERNATIONAL CONFERENCE ON FIELD-PROGRAMMABLE LOGIC AND APPLICATIONS. Ghent: Institute of Electrical and Electronics Engineers, 2017. p. 1-2. ISBN: 978-90-90-30428-1.Detail
KOŘENEK, J.; VIKTORIN, J. Packet Processing on FPGA SoC with DPDK. In 26th International Conference on Field-Programmable Logic and Applications. Lausanne: École Polytechnique Fédérale de Lausanne, 2016. p. 578-579. ISBN: 978-2-8399-1844-2.Detail
KEKELY, M.; KEKELY, L.; KOŘENEK, J. General memory efficient packet matching FPGA architecture for future high-speed networks. Microprocessors and Microsystems, 2020, vol. 73, no. 3, p. 1-12. ISSN: 0141-9331.Detail
FUKAČ, T.; KOŘENEK, J. Hash-based Pattern Matching for High Speed Networks. In Proceedings - 2019 22nd International Symposium on Design and Diagnostics of Electronic Circuits and Systems, DDECS 2019. Cluj-Napoca: Institute of Electrical and Electronics Engineers, 2019. p. 1-5. ISBN: 978-1-7281-0073-9.Detail
VRÁNA, R.; KOŘENEK, J.; NOVÁK, D. Acceleration of Feature Extraction for Real-Time Analysis of Encrypted Network Traffic. In Proceedings - 2019 22nd International Symposium on Design and Diagnostics of Electronic Circuits and Systems, DDECS 2019. Cluj-Napoca: Institute of Electrical and Electronics Engineers, 2019. p. 1-6. ISBN: 978-1-7281-0073-9.Detail
KEKELY, M.; KEKELY, L.; KOŘENEK, J. Memory Aware Packet Matching Architecture for High-Speed Networks. In Proceedings of the 21st Euromicro Conference on Digital Systems Design. Praha: IEEE Computer Society, 2018. p. 1-8. ISBN: 978-1-5386-7376-8.Detail
SIKORA, J.; KOŠAŘ, V.; FUKAČ, T.; ORSÁK, M.; DRAŽIL, J.; KOŘENEK, J.: ARMIDA; Hardwarová platforma pro vestavěná síťová zařízení s rychlostí linek 10 Gb/s. http://www.fit.vutbr.cz/units/UPSY/prod/index.php.cs?id=596¬itle=1. URL: http://www.fit.vutbr.cz/units/UPSY/prod/index.php.cs?id=596¬itle=1. (funkční vzorek)Detail
KOŠAŘ, V.; SELECKÝ, R.; KOŘENEK, J.; FUKAČ, T.: FPGA Components for L7 analysis; Knihovna akceleračních modulů pro analýzu aplikačních protokolů v FPGA. http://www.fit.vutbr.cz/~ikosar/prods.php?id=595¬itle=1. URL: http://www.fit.vutbr.cz/~ikosar/prods.php?id=595¬itle=1. (software)Detail
DRAŽIL, J.; FUKAČ, T.; KOŠAŘ, V.; POLČÁK, L.; VRÁNA, R.; KEKELY, L.; KORČEK, P.; KOŘENEK, J.: SProbe 10G; Lawful Interception L7 Probe for 10 Gbps networks. http://www.fit.vutbr.cz/units/UPSY/prod/index.php.cs?id=610¬itle=1. URL: http://www.fit.vutbr.cz/units/UPSY/prod/index.php.cs?id=610¬itle=1. (funkční vzorek)Detail
DRAŽIL, J.; FUKAČ, T.; KEKELY, L.; KOŠAŘ, V.; POLČÁK, L.; KORČEK, P.; KOŘENEK, J.: SProbe; Lawful Interception L7 Probe. http://www.fit.vutbr.cz/units/UPSY/prod/index.php.cs?id=541¬itle=1. URL: http://www.fit.vutbr.cz/units/UPSY/prod/index.php.cs?id=541¬itle=1. (funkční vzorek)Detail
POLČÁK, L.; FRANKOVÁ, B.; KEKELY, L.; VRÁNA, R.; DRAŽIL, J.: PaSt; Packet Stack. http://www.fit.vutbr.cz/~ipolcak/prods.php?id=535¬itle=1. URL: http://www.fit.vutbr.cz/~ipolcak/prods.php?id=535¬itle=1. (software)Detail