Systémy odolné proti poruchám - metodika návrhu řadiče rekonfigurace

Fault Tolerant Systems - Reconfiguration controller design methodology

article in a collection out of WoS and Scopus

Czech

Pro kritické nejen řídicí systémy je výskyt poruch velice nežádoucí záležitostí. Obzvláště pokud by mohlo dojít k újmě na zdraví nebo finančním ztrátám. Proto se rozvíjely techniky známé pod názvem systémy odolné proti poruchám. Pro zotavování z poruch je obzvláště výhodné využít rekonfigurace. Platformou schopnou rekonfigurace pro návrh a implementaci obvodů je FPGA. Pro zajištění opravy obvodu v FPGA pomocí rekonfigurace je velice výhodné využít řadič částečné dynamické rekonfigurace tedy speciální přidanou komponentu. Dále je žádoucí, aby i řadič byl odolný proti poruchám, obzvláště když bude umístěn na stejném FPGA. Právě návrhem tohoto řadiče a vypracováním příslušných kritérií se bude zabývat metodika, která bude také tématem disertační práce.

The failures occurrences are very undesirable for not only critical control systems. Especially if it could lead to injury or financial loss. Therefore, techniques known as fault tolerant systems have been developed. Reconfiguration is especially useful for faults mitigation. The FPGA is an eligible reconfigured platform for designing and implementing circuits. A partial dynamic reconfiguration controller, which is a specially added component is highly beneficial to use for some FPGA circuit reparation by reconfiguration. Furthermore, it is desirable that the controller has fault tolerant, especially when it is placed in the same FPGA with desired circuit. The methodology, which will also be the topic of my dissertation will deal with this controller design and the developing of the relevant criteria.

Řadič rekonfigurace, systémy odolné proti poruchám, částečná dynamická rekonfigurace, FPGA.

Reconfiguration controller, Fault Tolerant Systems, Partial Dynamic reconfiguration, FPGA

PÁNEK, R.

6. 9. 2017

Slovenská technická univerzita v Bratislavě

Smolenice

978-80-972784-0-3

Počítačové architektury & diagnostika 2017

24

27

4

https://www.fit.vut.cz/research/publication/11480/

PAD_2017_panek.pdf