Detail předmětu
Seminář VHDL
FIT-IVHAk. rok: 2017/2018
Předmět je koncipován tak, aby si student osvojil principy paralelního popisu hardware a prakticky zvládnul techniky umožňujících tvorbu syntetizovatelného hardware. Jazyk VHDL bude probírán z dvou rovin - VHDL jako modelovací prostředek a VHDL jako jazyk pro popis hardware. V první části budou zopakovány nezbytné pojmy z číslicové techniky a představen detailně jazyk VHDL. V druhé části předmětu budou rozebrány techniky popisu hardware (strukturní, dataflow, behaviorální), popisu kombinačních obvodů a následně sekvenčních obvodů. Dále bude diskutováno modelování a simulace číslicových systémů a jejich následná syntéza v FPGA. V závěru bude ukázán návrh několika systémů od jednodušších (řízení LED displeje) po komplexní obvody jako je např. procesor.
Jazyk výuky
Počet kreditů
Garant předmětu
Zajišťuje ústav
Výsledky učení předmětu
Prerekvizity
Způsob a kritéria hodnocení
Osnovy výuky
- Osnova přednášek:
- Moderní návrh hardware (design flow), jazyky pro popis hardware (VHDL, Verilog), FPGA, úvod do číslicových systémů.
- Základní konstrukce jazyka VHDL, lexikální popis, zdrojový text ve VHDL.
- Datové typy, datové objekty, třídy objektů, deklarace datových objektů.
- Příkazy jazyka VHDL
- Pokročilé vlastnosti jazyka VHDL, zpoždění a plánování času.
- Popis kombinačních obvodů, třístavové obvody.
- Popis synchronních sekvenčních obvodů, popis konečných automatů, asynchronní sekvenční obvody.
- Modelování obvodů a událostně řízená simulace, testování obvodů a návrh testů, funkční simulace (ModelSIM), co-simulace.
- Syntéza obvodů, omezení (constraints), syntéza pro FPGA, časová simulace.
- Pokročilé techniky (pipelining, retiming, sdílení komponent, flattening a strukturování)
- Příkladová studie komplexních obvodů: řízení maticového LED displeje, UART, ETHERNET
- Příkladová studie komplexních obvodů: RISC procesor
- Obvody FPGA, využití masivního paralelismu v kryptografii (RC4, DES), DNA-alignment
Osnova ostatní - projekty, práce:
Individuální projekt.
Učební cíle
Doporučení / motivace:
Seminář VHDL slouží jako podpora výuky VHDL v předmětech INC a INP a je doporučen k prohloubení znalosti jazyka a problematiky moderního návrhu hardware. Studenti získají podrobnější znalost jazyka VHDL nejen po teoretické stránce ale i po stránce praktické - k praktickému ověření lze využít přípravku FITkit, který obsahuje moderní programovatelné hradlové pole FPGA firmy XILINX. Zvládnutí jazyka pro popis hardware je klíčovým prvkem pro úspěšný a efektivní návrh systémů na bázi FPGA, které zaujímají dominantní postavení především v oblasti vysoce náročných výpočtů (akcelerace síťových operací, akcelerace zpracování číslicových jednorozměrných a vícerozměrných dat, akcelerace bioinformatických úloh, kryptografických aplikací apod.), kde akcelerační platformy využívající FPGA dosahují výrazného urychlení a minimálních hodnot příkonu oproti běžných softwarovým technikám paralelizace. Znalost technik popisu syntetizovatelného hardware dává možnost se aktivně zapojit do řady výzkumných projektů v oblasti zpracování síťových dat a bezpečnosti, ve kterých se spolupracuje např. s firmou Seznam.cz, sdružením Cesnet či správcem domény NIC. Oproti návrhu software je oblast hardware poměrně specifickou doménou umožňující stále nacházet inovativní řešení a algoritmy, což dokazuje řada prestižních ocenění, které získali studenti v posledních letech za své bakalářské či diplomové práce.
Vymezení kontrolované výuky a způsob jejího provádění a formy nahrazování zameškané výuky
Doporučená literatura
Zařazení předmětu ve studijních plánech